La ricerca persistente di Apple per prestazioni migliori, durata della batteria più lunga e fattori di forma più snelli sembra guidare la sua ricerca verso tecnologie avanzate per l’imballaggio dei chip.


La ricerca persistente di Apple per prestazioni migliori, durata della batteria più lunga e fattori di forma più snelli sembra guidare la sua ricerca verso tecnologie avanzate per l’imballaggio dei chip. I cosiddetti metodi di confezionamento “2.5D” e “3D” offrono vantaggi significativi in ​​tutte queste aree, aumentando la larghezza di banda della memoria, riducendo il consumo di energia e liberando spazio per batterie di maggiore capacità.

Apple ha adottato in modo aggressivo i nuovi metodi di imballaggio dei dispositivi, principalmente grazie alle innovazioni integrate del fan-out (InFO) fornite dal partner di fonderia TSMC. Il successo di TSMC lo ha spinto a sviluppare ulteriormente e diversificare le sue offerte di imballaggio e TSMC è emerso come leader del settore nelle tecniche di imballaggio.

Mentre le versioni della confezione InFO di TSMC hanno apportato miglioramenti delle prestazioni ai dispositivi Apple, come una migliore gestione termica e un’altezza del pacchetto migliorata, in gran parte non è stato un fattore abilitante per il miglioramento delle prestazioni elettriche. Questo è destinato a cambiare con le future tecniche di packaging ed è già stato visto in alcuni prodotti che utilizzano interposer per interconnessioni a densità più elevata alla memoria on-package, come ad esempio High Bandwidth Memory (HBM).

Il candidato di memoria primaria per l’inclusione in un tale pacchetto sarebbe conforme all’insieme di standard I / O Wide descritto da JEDEC e menzionato per nome in molti dei brevetti. Questa memoria migliora su LPDDR4 aumentando il numero di canali e riducendo la velocità di trasferimento per canale, aumentando così la larghezza di banda generale ma riducendo l’energia richiesta per bit.

Gli interposer, tuttavia, pongono diversi problemi per i dispositivi mobili. Significativamente, introducono un altro elemento verticale nella confezione, aumentando l’altezza totale. Gli interposer devono anche essere fabbricati su wafer di silicio, proprio come i circuiti integrati attivi, con le loro dimensioni guidate dall’impronta di tutti i dispositivi che devono essere inclusi nella confezione. Queste soluzioni sono in genere definite come “2.5D” a causa del fatto che alcuni componenti sono posizionati lateralmente l’uno rispetto all’altro piuttosto che un vero stack di chip.

Piuttosto che adottare gli interposers per i suoi prodotti come passo successivo nel packaging avanzato, la direzione del focus di Apple, secondo diverse domande di brevetto [ 1 ] [ 2 ] [ 3 ] [ 4 ], sembra essere basata su vere tecniche “3D”, con logica muoiono come la memoria posizionata direttamente sopra un SoC attivo. Inoltre, una domanda di brevetto di TSMC sembra suggerire un livello di coordinamento tra Apple e TSMC in questi sforzi.

Il processo ha somiglianze con le tecniche InFO esistenti in quanto entrambe implicano uno strato di ridistribuzione (RDL) in cui i contatti su uno stampo logico vengono instradati all’interno di un composto di stampaggio con l’aiuto di vias direttamente nel composto di stampaggio. Il punto in cui il processo 3D devia da questo è che ora c’è il contenuto RDL su entrambi i lati del die, che richiede l’uso di through-silicon vias (TSV) direttamente nel dado logico in modo che le interconnessioni possano essere fatte con la parte superiore del die. Una caratteristica chiave di questi layer RDL è che i pitch di interconnessione più sottili dei tipi di substrato o interposer disponibili sono possibili.

Le matrici successive potrebbero quindi essere attaccate al composto di stampaggio, accoppiandosi con le vie e RDL posizionate nella fase precedente. Questo passaggio potrebbe essere eseguito più volte, a condizione che ciascun componente impilato abbia TSV per il prossimo livello di integrazione, e questo è già visto in HBM, che consente l’impilamento di fino a otto stampi DRAM.

Tuttavia, questo approccio ha molte sfide tecniche che ne hanno impedito la commercializzazione. I TSV sono costosi da implementare e sono un serio detrattore di rendimento dei circuiti integrati. Anche l’isolamento elettrico dall’energia irradiata dei componenti vicini può essere un problema, in particolare quando si integrano componenti RF e analogici in un pacchetto con altri componenti che prima sarebbero stati separati dallo spazio e dalla schermatura EMI. Apple descrive le tecniche per incorporare la schermatura direttamente nel pacchetto per mitigarlo.

Questo approccio presenta anche sfide termiche poiché gli stampi attivi diventano così strettamente accoppiati in mezzi che hanno una cattiva conduttività termica e percorsi termici condivisi. Queste preoccupazioni si estendono non solo al normale utilizzo del dispositivo, ma anche all’integrazione del pacchetto e alle fasi di reflow di saldatura. Le tensioni termiche possono indurre la deformazione dei componenti dell’imballaggio a causa dei diversi coefficienti di espansione termica (CTE) tra i materiali utilizzati nella confezione. Questa deformazione può portare a contatti rotti o separati, causando un guasto del dispositivo.

L’uso di un substrato di supporto nel flusso di processo attenua alcuni dei problemi termici. L’integrazione diretta dei dissipatori di calore nella confezione del dispositivo viene inoltre indirizzata a vari livelli dell’assemblaggio del pacchetto, in modo tale che i die di dissipazione più elevati, come un SoC con CPU e core GPU, possano essere posizionati sul fondo dello stack o ad un livello più alto di integrazione, fornendo flessibilità di stackup non vista in precedenti accordi di PoP.

Le forme di realizzazione possono essere applicate in applicazioni come, e non solo, a bassa potenza e / o alta architettura di memoria di I / O di larghezza. Le forme d’esecuzione possono abilitare un canale DDR (Double Double Rate Rate) a unità di funzione adiacenti (ad es. SOC, chipset, ecc.) Usando RDL e Direct Chip Attach. Le forme di realizzazione possono essere particolarmente applicabili per le applicazioni mobili che richiedono DDR a bassa potenza con prestazioni target compresa l’alta velocità e la larghezza I / O.
I benefici dei metodi descritti sono molti. L’uso di una maggiore larghezza di banda produrrà miglioramenti delle prestazioni. La flessibilità del posizionamento dei componenti riduce la distanza tra i dispositivi attivi e passivi collegati, riducendo l’energia necessaria per comunicare tra loro o riducendo gli effetti parassiti che possono causare una perdita di potenza indesiderata o un degrado delle prestazioni dinamiche. I compiti più importanti che trarranno beneficio sono i giochi e le attività di elaborazione delle immagini, che spesso richiedono grandi quantità di larghezza di banda su brevi intervalli di tempo.

Implicazioni di Apple Watch

Questi miglioramenti sarebbero applicabili a tutti i dispositivi mobili di Apple, ma più applicazioni di brevetto menzionano specificamente i metodi di più componenti sposati insieme in un System in Package (SiP), come visto nell’attuale Apple Watch. I metodi descritti di seguito rappresentano un miglioramento delle soluzioni SiP esistenti presenti in Apple Watch in quanto introducono elementi di stacking 3D reali abilitati sia da TSV che da Through Oxide Vias (TOV).

In un aspetto, le forme di realizzazione descrivono la porzionatura dello stampo system on chip (SoC) e / o la suddivisione dello stampo all’interno di una struttura SiP (ad esempio un pacchetto di memoria 3D) in cui nuclei IP come CPU, GPU, IO, DRAM, SRAM, cache, ESD, alimentazione la gestione e i passivi integrati possono essere liberamente separati all’interno del pacchetto, riducendo al contempo l’altezza totale del pacchetto.
Inoltre, il brevetto descrive il pitch di TSV e TOV in dettagli espliciti, suggerendo che mantenere le altezze del pacchetto consente loro di creare viasioni di ampiezza molto ridotta, con il TOV che forma file di interconnessione di dimensioni inferiori a quelle dei TSV. Viene anche discusso l’effetto dei TSV che sollecitano parti attive dello stampo, compresa la prestazione del transistor dannoso, e le altezze ridotte aiutano a mitigarlo.

Sono inclusi l’inclusione di transceiver RF e dispositivi attivi su tipi di substrato non attualmente utilizzati nei dispositivi mobili Apple, indicando che tutti i tipi di componenti attivi e passivi trovati nei prodotti Apple Watch potrebbero essere ospitati nel SiP proposto.

Sequenza temporale

I pacchetti con componenti connessi a 2.5D e 3D sono presenti in dispositivi consumer da diversi anni, ma la maggior parte dei metodi descritti sopra deve ancora debuttare nei dispositivi mobili. I passaggi descritti sono impostati per aumentare la complessità della produzione e, di conseguenza, i costi e il throughput risentiranno di conseguenza.

A causa dei costi e dei problemi di rendimento, un candidato primario per la prima inclusione di questi metodi sarebbe un dispositivo ad alto margine e bassa quantità. Mentre l’iPhone è il più alto margine dei prodotti mobili di Apple, è anche la categoria di volume più grande, con un’enorme richiesta iniziale per ogni generazione. L’iPad Pro è un buon candidato per la sua natura a basso volume e la sua classificazione come dispositivo ad alte prestazioni. L’inclusione della frequenza di aggiornamento a 120 Hz è qualcosa che beneficerà di una maggiore larghezza di banda di memoria, in particolare.

L’attenzione di molti di questi brevetti sembra essere specificamente sui metodi SiP visti negli interni di Apple Watch. Apple Watch è un dispositivo di volume inferiore, e ne trarrà vantaggio perché i suoi componenti interni sono estremamente sensibili alle dimensioni del pacchetto, data l’importanza del suo fattore di forma e delle dimensioni della batteria. Sembra ragionevole aspettarsi che alcuni dei metodi descritti vengano incorporati non appena la prossima revisione dell’Apple Watch, e più progressivamente nelle revisioni future.

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Tag: TSMC

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